1. KONDISI [kembali]
semua inputnya 1 maka outputnya bernilai 1, kemudia output u1 yang
bernilai 1 masuk ke input 2 dari u4, sehingga input 2 u4 berlogika 1.
Kemudian, pada u3 ketika semua inputnya bernilai 1 maka outputnya juga
berlogika 1, outpu u3 masuk ke input 4 u4, sehingga input 4 u4 juga
berlogika 1. input 1 u4 berasal dari saklar 1 yang bernilai 1, sehingga
input 1 u4 juga bernilai 1. sedangkan input 3 u4 bersasal dari saklar 3
yang bernilai 1, sehingga input 3 u4 juga berlogika 1. Sekarang semua
input u4 berlogika 1, maka outputnya juga berlogika 1, dan masuk ke
input 2 dari u6, sehingga input 2 u6 berlogika 1. Input 1 u6 terhubung
ke saklar 1 yang nilainya 1, sehingga input 1 u6 juga bernilai 1. Karena
kedua input u6 beernilai 1, maka outputnya juga berlogika 1 dan masuk
ke input 1 u7, dan input 1 u7 berlogika 1. dari u2 yang terhubung ke
saklar 2 dan 3 yang nilainya adalah 1, sehingga kedua input u2 bernilai 1, ketika kedua inputnya benilai 1 maka outputnya bernilai 0 dan
masuk ke input1 u5, sehingga input 1 u5 berlogika 0. input 2 u5berasal
dari saklar 3 yang bernilai 1, sehingga input 2 u5 juga bernilai 1. input u5 bernilai 0 dan 1 maka outputnya adalah 1. Output u5 masuk ke
input 2 u7. Sekarang kedua input u7 bernilai 1, dan output dari u7
bernilai 1 sesuai yang ditampilkan logicprobe.Buatlah sebuah rangkaian lengkap yang memuat 3 gerbang AND dengan 2 input dan 3 input, kemudian gerbang OR dengan 2 dan 4 input, kemudian 1 gerbang XOR dan 1 gerbang XNOR. Dan output akhir rangkaian keseluruhannya ditunjukkan dengan LED atau LOGIC PROBE. Dimana input awal berupa 3 saklar SPDT.
4. PRINSIP KERJA RANGKAIAN [kembali]
kondisi 1 : Semua input gerbang logika bernilai 0
pada saat semua input bernilai 0, dari gerbang logika u1 karena semua inputnya 0 maka outputnya bernilai 0, kemudia output u1 yang bernilai 0 masuk ke input 2 dari u4, sehingga input 2 u4 berlogika 0. Kemudian, pada u3 ketika semua inputnya bernilai 0 maka outputnya juga berlogika 0, outpu u3 masuk ke input 4 u4, sehingga input 4 u4 juga berlogika 0. input 1 u4 berasal dari saklar 1 yang bernilai 0, sehingga input 1 u4 juga bernilai 0. sedangkan input 3 u4 bersasal dari saklar 3 yang bernilai 0, sehingga input 3 u4 juga berlogika 0. Sekarang semua input u4 berlogika 0, maka outputnya juga berlogika 0, dan masuk ke input 2 dari u6, sehingga input 2 u6 berlogika 0. Input 1 u6 terhubung ke saklar 1 yang nilainya 0, sehingga input 1 u6 juga bernilai 0. Karena kedua input u6 beernilai 0, maka outputnya juga berlogika 0 dan masuk ke input 1 u7, dan input 1 u7 berlogika 0. dari u2 yang terhubung ke saklar 2 dan 3 yang nilainya adalah 0, sehingga kedua input u2 bernilai 0, ketika kedua inputnya benilai 0 maka outputnya juga bernilai 0 dan masuk ke input1 u5, sehingga input 1 u5 berlogika 0. input 2 u5berasal dari saklar 3 yang bernilai 0, sehingga input 2 u5 juga bernilai 0. Kedua input u5 bernilai 0 maka outputnya juga 0. Output u5 masuk ke input 2 u7. Sekarang kedua input u7 bernilai 0, dan output dari u7 bernilai 1 sesuai yang ditampilkan logicprobe.
kondisi 2: semua input berlogika 1
pada saat semua input bernilai 1, dari gerbang logika u1 karena
a. gerbang and
jika semua inputnya berlogika 1 maka outputnya berlogika 1, sedangkan jika salah satunya berlogika 0, maka outputnya berlogika 0.
b. gerbang or
jika kedua inpunya berlogika 0, maka outputnya berlogika 0. Jika pada salah satu inputnya berlogika 1 maka outputnya berlogika 1.
c. gerbang xor
ketika inpunya bernilai ganjil, maka outputnya adalah 1. jika outpunya bernilai genap maka outputnya adalah 0.
d. gerbang xnor
jika inputnya bernilai genap, maka outputnya adalah 1, jika outputnya bernilai ganjil, maka outputnya adalah 0.
Tidak ada komentar:
Posting Komentar