TEKNIK ELEKTRO

Rangkaian di atas terdiri dari 4 JK flip-flop, sehingga bernilai 4 bit. Pada JK flipflop, jika input J dan K nya bernilai 1, maka output dari flip flop yaitu Q dan Q' akan bersifat toggle pada saat clocknya aktif rendah, sesuai dengan tabel kebenarannya.

input positif dari signal generator menjadi clock pada flipflop yang pertama, sedangkan input positif dihubungkan ke ground. Pada saat B0 atau reset bernilai tinggi ( bernilai 1) dan input dari J dan K bernilai 1, ketika clock aktif rendah, saat output Q bernilai 1 maka led H0 akan menyala. Ouput Q', dari U1A menjadi clock dari U1B.

Pada saat B0 atau reset bernilai tinggi ( bernilai 1) dan input dari J dan K bernilai 1, ketika clock dari U1B menerima nilai rendah atau bernilai 0 dari Q' U1A sehingga clock bersifat aktif rendah, dan saat output Q bernilai 1 maka led H1 akan menyala. Ouput Q', dari U1B menjadi clock dari U2A.

Pada saat B0 atau reset bernilai tinggi ( bernilai 1) dan input dari J dan K bernilai 1, ketika clock dari U2A menerima nilai rendah atau bernilai 0 dari Q' U1B sehingga clock bersifat aktif rendah, dan saat output Q bernilai 1 maka led H2 akan menyala. Ouput Q', dari U2A menjadi clock dari U2B.

Pada saat B0 atau reset bernilai tinggi ( bernilai 1) dan input dari J dan K bernilai 1, ketika clock dari U2B menerima nilai rendah atau bernilai 0 dari Q' U2A sehingga clock bersifat aktif rendah, dan saat output Q bernilai 1 maka led H3 akan menyala.

Pada dasarnya H0, H1, H2 dan H3 akan menyala bergantian atau berurutan, karena hanya ada 1 clock yang dikendalikan oleh sinyal clok. Sedangkan clock yg lain berasal dari output Q' dari JK flipflop sebelumnya.

5. VIDEO RANGKAIAN [KEMBALI]

6. ANALISA [KEMBALI]

Soal Analisa

a. Percobaan 1

1. Analisa percobaan output dari jk flip flop kedua, ketiga, dan keempat, apa beda dengan jk Flip flop 1? (Clue: gambarkan timing diagramnya)

Jawab :

Gambar di atas merupakan timing diagram dari counter asynchronous jk flip flop 4 bit. Dapat di lihat pada gambar bahwa output dari jk flipflop 1 (H0) itu waktu keluaran outputnya akan sama dengan waktu perubahan dari clock.

Untuk keluaran kedua ( H1 ) memiliki waktu yang lebih lama dari H0, karena keluaran kedua menunggu input clock dari keluaran yang pertama.

Untuk keluaran ketiga ( H2 ) memiliki waktu yang lebih lama dari H0 dan H1, karena keluaran ketiga menunggu input clock dari keluaran yang kedua sedangkan yang keluaran kedua menunggu inputan clock dari keluaran pertama.

Untuk keluaran keempat ( H3 ) memiliki waktu yang lebih lama dari H0, H1 dan H2, karena keluaran keempat menunggu input clock dari keluaran yang ketiga sedangkan yang keluaran ketiga menunggu inputan clock dari keluaran kedua dan keluaran kedua menunggu inputan clock dari keluaran pertama.

Karena clock nya hanya terdapat pada jk flip flop yang pertama, makan untuk keluaran kedua, ketiga, dan keempat membutuhkan waktu yang lebih lama dari keluaran sebelumnya.

Perbedaan dengan JK flip flop pertama

Jk flip flop petama menerima clock langsung dari sinyal clock nya, sedangkan jk flipflop yang lain menerima clock dari out[ut Q’ jk flipflop yang sebelumnya.

2. Jelaskan pengaruh JK flip flop pada rangkaian percobaan 1, dan bandingkan dengan RS flip flop pada TP sebelumnya.

Jawab :

Pengaruh JK flip flop pada rangkaian

Karena dari flip flopnya bernialai 1 ( aktif tinggi ) maka jika kita gunakan Jk flip flop dia akan bersifat toggle ( nilai outputnya berubah ), sehingga ajk flip flop memudahkan pengerjaan dari rangkaian percobaan 1 ini.

Perbedaan dengan RS flip flop

Pada RS flip flop jika kita memberikan inputan 1 ( input tinggi ) kedua inputnya, maka sesuai dengan table kebenarannya outputnya akan bersifat terarang ( Q dan Q’ bernilai 1) sehingga tidak cocok digunakan pada rangkaian counter. Sedangkan Jk flipflop dia akan bersifat toggle dan cocok digunakan untuk rangkaian counter.

7. LINK DOWNLOAD [KEMBALI]

   a. html klik di sini
    b. rangkaian proteus klik di sini
    c. video klik di sini

TEKNIK ELEKTRO

Dropdown

Tidak ada komentar:

Posting Komentar